vhdl中COMPONENT是什么意思谢谢

COMPONENT logic
PORT(a,b,c :IN std_logic;
x :OUT std_logic);
END COMPONENT;

COMPONENT,END COMPONENT之间是元件引脚的定义.

像上面一句是四个引脚的元件,a,b,c是输入,x是输出
COMPONENT是已有元件在别的文件中已经定义,在此声明之后,你的程序里就可以用了