UC知道请帮我用Verilog设计一个计数器
来源：百度知道 编辑：UC知道 时间：2024/05/16 01:30:39
输入为clk一个端口,输出为一个端口Z,当到第9个时钟周期的时候输出Z
module counter9(clk,datein,z);
output z;
input clk;
input datein;
reg z;
reg[3:0] q;
always@(posedge clk)
begin
q<=q+1;
if (q==4'b1001)
begin
q<=4'b0000;
z<=datein;
end
end
endmodule
module adder(clk,z);
output z;
reg q;
reg z;
always@(posedge clk)
begin
if(q%9==0)
z<=q;
else
q=q+1;
end
endmodule
if(cnt == cnt_end) //是什么意思
begin
cnt <= 24'd0;
d <= ~d;
end
else cnt <= cnt + 1'd1;
end