设计XILINX FPGA的时候遇到问题，紧急求助！！

来源：百度知道 编辑：UC知道 时间：2024/06/14 04:06:08
我在设计XILINX FPGA的时候遇到如下问题：Error: MapLib:93，illegal LOC on symbol "f1_reset" (pad signal=f1_reset) or BUFGP symbol "f1_reset_BUFGP" (output signal=f1_reset_BUFGP), IPAD_IBUFG should only be LOCed to GCLKIOB site.网上说在用ISE设计可编程逻辑的过程中，会碰到综合工具自动把某些信号安排为全局时钟的情况,也就是说会自动对某些信号加BUFG，如果该信号并未接到XILINX FPGA的专用时钟管脚的话，编译器会弹出以下错误。我用的是Synpoify8.1的综合工具，但是网上说的解决办法并不管用。不知道哪位达人有什么好的办法，感激不尽啦

如果你的项目不是太大，没必要用Synpoify，用ISE自带的综合工具就行了。
如果你不设定时钟，综合工具会自动为你选定的，因为全局时钟资源的信号传输很好，不用就浪费了。如果你想自己设定，在UCF约束文件标注即可