加法器原理

【中文名】：加法器
【外文名】：Pascaline
【定 义】：产生数的和的装置
【作 用】：产生数的和
【出 入】：加数和被加数
【类 型】：一种数位电路
【举 例】：BCD、加三码
【工作原理】：
设一个n位的加法器的第i位输入为ai、bi、ci，输出si和ci+1，其中ci是低位来的进位，ci+1（i=n-1，n-2，…，1，0）是向高位的进位，c0是整个加法器的进位输入，而cn是整个加法器的进位输出。则和
si=aiii+ibii+iici+aibici ，(1)
进位ci+1=aibi+aici+bici ，(2)
令 gi=aibi， (3)
pi=ai+bi， (4)
则 ci+1= gi+pici， (5)
只要aibi=1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要ai+bi=1，就会把ci传递到i+1位，所以称p为进位传递函数。把式(5)展开，得到：ci+1= gi+ pigi-1+pipi-1gi-2+…+ pipi-1…p1g0+ pipi-1…p0c0(6) 。
随着位数的增加式(6)会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。一旦进位（c1~cn-1）算出以后，和也就可由式（1）得出。
使用上述公式来并行产生所有进位的加法器就是超前进位加法器。产生gi和pi需要一级门延迟，ci 需要两级，si需要两级，总共需要五级门延迟。与串联加法器（一般要2n级门延迟）相比，（特别是n比较大的时候）超前进位加法器的延迟时间大大缩短了。

《数字电子技术基础》里面有

他说的对。