关于Verilog语言的问题

来源：百度知道编辑：UC知道时间：2024/05/23 13:04:50

在Verilog语言中,当对同一目标有2个或多个赋值形式时,如何决定目标的有效值
谢谢你的回答.
不过为了作业题是上面的问题,我得回答它.
在实际编程中我一定会采纳你的意见的.

首先，不能在多个进程中对同一个信号赋值，这会引起竞争。编译也会出错。
其次，尽量使用IF嵌套，保证任意时刻只有一个IF语句对目标赋值。或者使用CASE语句。如果使用了多个IF语句并列，只会再最后一个IF语句对目标赋值。

望采纳

如果一个目标有2个或多个赋值形式时，该信号的值为X
在波形上看到的就是红线，表示多驱动！
这是要避免犯的错误

以最后一次赋值为准