CPU访问存储器如何实现啊

存储器访问时间的计算
当系统中使用的存储器或外设接口工作速度较慢，不能在基本总线周期完成读操作时，系统中就需要采用一个READY#信号产生电路来产生READY#。通常CPU在T3状态的前沿（即下降沿）处对READY信号进行采样。如果CPU没有采样到READY信号的有效电平（高电平），那么，就会在T3和T4状态之间插入等待状态TW。如何判断是否需要插入TW呢？首先通过计算CPU的存储器访问时间，再和系统采用的存储器本身的存储器访问时间参数相比较，最后决定是否需要插入TW。
从地址出现在存储器地址总线到数据在数据线上稳定的时间叫做存储器的访问时间。
存储器访问时间CPU = TTCLCL * 3-（TCLAV+TDVCL)
TTCLCL是时钟周期， TCLAV是地址从T1前沿开始到地址在地址线上有效的时间延时，TDVCL是数据从存储器读出后，在数据总线上的建立时间。通常，CPU在T3的后沿（下降沿）对存储器数据进行采样。从CPU发出地址到CPU采样，经历3个T状态。因此，3个T状态的时间减去地址在地址线上有效的延时时间和存储器数据在数据总线上的建立时间，便是CPU对存储器访问所需要的时间。选择与CPU配合的存储器，它的存储器访问时间参数必须小于CPU本身的存储器访问时间。
最小方式下的总线写操作参阅参考教材，这里不再赘述。