verilog状态机内的时钟赋值

来源：百度知道 编辑：UC知道 时间：2024/05/16 07:20:38
请问：在状态机内能不能对时钟变量赋值啊，能不能有cnt<=cnt+'b1;

不行，时钟信号是外部晶振产生的，只能通过pll对它进行倍频操作，不可以赋值的

时钟变量是什么？如果你指的是系统时钟当然不能，如果你说的是一个随着时钟改变的变量当然是可以的，相当与一个计数器，时钟上升沿到来时加1.