32.768KHZ晶振用VHDL语言如何分频成1HZ的时钟信号

呵呵，，楼上写得很对，我把我的见解说个，，32.768Khz,就是一秒钟得时间内晶振发出32768次脉冲，所以要想得到1HZ的频率，就用计数器记16384次，然后进行翻转，，得到占空比一比一，要得到别的占空比，按照此思路，a/b=要求得占空比，a+b=16384..是有点局限性，，可以自己试试。。。楼上的占空比是32767：1，如果非特殊应用建议用一比一得占空比。。。。把分送给楼上吧，程序很完整，写程序不管多小都把前面得版本号写上，值得推广。。赞个。。

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--Project :
--Version : 1.0
--Begin : 2009-01-11
--Complete: 2007-01-11
--Author : Cai Jun

--Chip type :
--Clock frequence :
--Platform : Quartus II Version 7.1
--Description :

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library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity fenpin is
port(
clk_in : in std_logic;
clk_out : out std_logic
);
end fenpin;

architecture structure of fenpin is

signal count:integer range 0 to 32767:=0;

begin

process(clk_in)
begin
if(clk_in'event and clk_in