VHDL的modlesim仿真问题

来源：百度知道 编辑：UC知道 时间：2024/06/15 02:42:35
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# Time: 110 ns Iteration: 1 Instance: /myclock

编译能通过 但是总是没有波形
总是出现这个问题 。。 怎么解决 在线等！

modlesim下面的仿真是要赋初值的。
quarters2就不用所以出现了你所说的情况了。只有一开始给信号赋初值就可以解决这个问题了！
终于做完了VHDL的数字钟 解放了 哈哈哈

fdfd