菜鸟跪求，用VHDL编写一分频器，用于输出音乐中的1234567.。

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--Project :
--Version : 1.0
--Begin : 2009-03-13
--Complete: 2009-03-13
--Author : Cai Jun

--Chip type : EP1C3T144C8
--Clock frequence : 40M
--Platform : Quartus II Version 7.1
--Description :
--输入时钟为40MHZ，7个输出out 1，2，3，4，5，6，7
--分别输出33472，36992，42176，44672，50176，56320，63232Hz
--占空比1：1

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library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity fenpin2 is
port(
clk_in : in std_logic;
out1 : out std_logic;
out2 : out std_logic;
out3 : out std_logic;
out4 : out std_logic;
out5 : out std_logic;
out6 : out std_logic;
out7 : out std_logic
);
end fenpin2;

architecture structure of fenpin2 is

signal counter1:integer range 0 to 1024:=0;
signal counter2:integer