到底什么是FPGA的“全局时钟”？

理论上FPGA的任意一个管脚都可以作为时钟输入端口。但是FPGA专门设计了全局时钟，全局时钟总线是一条专用总线，到达片内各部分触发器的时间最短，所以用全局时钟芯片工作最可靠，但是如果你设计的时候时钟太多，FPGA上的全局时钟管脚用完了就出现不够用的情况。道听途说，具体你上网查查吧。

FPGA的全局时钟应该是从晶振分出来的，最原始的频率。
其他需要各种频率都是在这个基础上利用PLL或者其他手段分频得到的。

系统时钟。