在VHDL中port map怎么使用，格式是什么能举个例子吗？？？

在process开始之前申明你想调用的模块，然后用的时候使用port map 就可以了。

entity D is
port(P1:in bit;
P2:out bit);
end entity D;

architecture structural of D is

component A is
port(a1,a2,a3:in bit;
a4:out bit);
end component A;

begin
Inst1: A port map (a1=>P1,
a4=>P2);