verilog 算术运算符 "+"

首先，如果你需要看延迟，可以用工具看，具体看你的综合工具了。
如果是做FPGA验证仿真，ISE活quatus 等都有延迟信息可以提取。
如果是做真正的芯片，在综合后，就得看网表的信息了~~~~就像楼上说的。
至于楼主说的，32为全加器就是32个延迟，这个理解不对，你得看具体的电路图，找关键路径。（有些路径可能根本就不会走到）
具体的还是靠工具吧。在原理图模式下面应该就可以看到
具体问题在联系哈~~~

如果你是 c= A + b这么写的话

实际的延迟是 DC综合完变成网表 然后就会有一个基本的延迟
然后clock tree insertion 就有一个精确的延迟
那个延迟才是真正流片的延迟信息

我也是刚学的，数据肯定都是按位相加的，
延迟就要看所用的门电路的情况