VHDL与VeriHDL两种语言哪个更适合初学都学习？

来源：百度知道 编辑：UC知道 时间：2024/06/01 15:46:34
VHDL适合大规模电子系统的设计；
Verilog HDL是门级描述语言，使用者需要对电子器件的内部结构比较了解，从电路逻辑的角度去进行编程，
Verilog适合于中、小规模的电子系统的设计

上面那段话是百度里的朋友说的，是对的吗？
还有，VHDL与VeriHDL两种语言哪个更适合初学都学习？
我是个学生，学校没有安排学这两种语言，若我选择了VHDL，以后再转VeriHDL难吗？

建议学习verilog。因为在企业中多用verilog，VHDL好像已经过时，很少有企业在用了。并且Verilog与C语言有很多相似之处，如果有C的基础，学习起来比较容易。
如果选择VHDL，再去学Verilog也可以，不过我个人开始也是学习的VHDL，但后面用Verilog的时候总是不习惯，所以至今还是用VHDL。所以你还是开始就学Verilog吧，对找工作有帮助~

VeriHDL好学，和c语言比较相像， 比较自由
vhdl比较严谨，是大学里面用的，一般用于科研和教学
企业里面用的是VeriHDL

美国和中国台湾地区逻辑电路设计和制造厂家大都以Verilog HDL为主，中国大陆地区目 前学习使用VHDL的较多。到底选用VHDL或是Verilog HDL可以根据自己的实际情况去决定。但从学习的角度来看，Verilog HDL比较简单，也与C语言较接近，容易掌 握。从使用的角度，支持Verilog 硬件描述语言的半导体厂家也较支持VHDL的多。

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