UC知道8-3优先编码器怎么写verilog代码啊，我总是仿不对
来源：百度知道 编辑：UC知道 时间：2024/05/25 22:15:29
我写的代码：
module en(incode,outcode,s,gs,es);
input[7:0]incode,s;
output[2:0]outcode,gs,es;
reg[2:0]outcode;
wire[7:0]incode;
wire s,gs,es;
wire[8:0]a;
wire[4:0]mc; //输入输出端口定义
assign a={s,incode};
assign mc={outcode,gs,es}; //输入输出端口的位拼接
always@(incode)
begin //outase语句
case(a)
9'b1XXXXXXXX: mc=5'b11111;
9'b011111111: mc=5'b11101;
9'b0XXXXXXX0: mc=5'b00010;
9'b0XXXXXX01: mc=5'b00110;
9'b0XXXXX011: mc=5'b01010;
9'b0XXXX0111: mc=5'b01110;
9'b0XXX01111: mc=5'b10010;
9'b0XX011111: mc=5'b10110;
9'b0X0111111: mc=5'b11010;
9'b001111111: mc=5'b11110;
endcase
end
endmodule
错了，一共10个err,都是这样的：
module en(incode,outcode,s,gs,es);
input[7:0]incode,s;
output[2:0]outcode,gs,es;
reg[2:0]outcode;
wire[7:0]incode;
wire s,gs,es;
wire[8:0]a;
wire[4:0]mc; //输入输出端口定义
assign a={s,incode};
assign mc={outcode,gs,es}; //输入输出端口的位拼接
always@(incode)
begin //outase语句
case(a)
9'b1XXXXXXXX: mc=5'b11111;
9'b011111111: mc=5'b11101;
9'b0XXXXXXX0: mc=5'b00010;
9'b0XXXXXX01: mc=5'b00110;
9'b0XXXXX011: mc=5'b01010;
9'b0XXXX0111: mc=5'b01110;
9'b0XXX01111: mc=5'b10010;
9'b0XX011111: mc=5'b10110;
9'b0X0111111: mc=5'b11010;
9'b001111111: mc=5'b11110;
endcase
end
endmodule
错了，一共10个err,都是这样的：
问题：(1)always里面必须是寄存器型，所以mc要改成寄存器型
（2）assign必须是用网线型，所以可以改用mc部分赋值的方法给端口
（3）case语句里面含有无关量“x" 要用casex，否则case里面永远不能匹配
(4)输入输出端口像你样写，S被理解成8位的输入，同理，gs,es被理解成3位输出
（5）always后的敏感变量列表中要加上s
module en(incode,outcode,s,gs,es);
input[7:0]incode;
input s;
output[2:0]outcode;
output gs,es;
wire[7:0]incode;
wire s,gs,es;
wire[8:0]a;
reg[4:0]mc; //输入输出端口定义
assign a={s,incode};
assign outcode=mc[4:2];
assign gs=mc[1];
assign es=mc[0];
always@(incode or s)
begin
casex(a)
9'b1XXXXXXXX: mc=5'b11111;
9'b011111111: mc=5'b11101;
9'b0XXXXXXX0: mc=5'b00010;
9'b0XXXXXX01: mc=5'b00110;
9'b0XXXXX011: mc=5'b01010;
9'b0XXXX0111: mc=5'b01110;
9'b0XXX01111: mc=5'b10010;
9'b0XX011111: mc=5'b10110;
9'b0X0111111: mc=5'b11010;