Verilog怎么循环赋值

来源：百度知道 编辑：UC知道 时间：2024/06/17 21:12:16
我有五个寄存器，都是四位的，分别为t1h,t1l,t2h,t2l,IN，我想在第一个时钟上升沿时将t1h的值赋给IN，第二个时钟上升沿是将t1l赋给IN，在第三个时钟上升沿时将t2h赋给IN，第四个时钟上升沿是将t2l赋给IN，依次类推的循环，请问该怎么编，最好有代码，非常感谢

编个计数器，根据计数器的值赋值：
reg[1:0] cycly;
always @（posedge clk)
begin
cycly=cycly+2'b01;
end

always @(posedge clk)
begin
case(cycly)
2'b00:
IN<=t1h;
2'b01:
IN<=t1l;
2'b10:
IN<=t2h;
2'b11:
IN<=t2l;
default:
endcase
end