UC知道如何改变移位寄存器的值 verilog
来源：百度知道 编辑：UC知道 时间：2024/06/23 18:09:19
设了一组移位寄存器reg [1:0]dff[3:0]
当满足一定条件时改变某一位的值 dff[0]=0
但当下一个时钟来时，dff[1]的值却还是原来未赋值前的值，即赋值语句没有起作用，请问为什么会这样？怎样才能改变移位寄存器的值，谢谢~
当满足一定条件时改变某一位的值 dff[0]=0
但当下一个时钟来时，dff[1]的值却还是原来未赋值前的值，即赋值语句没有起作用，请问为什么会这样？怎样才能改变移位寄存器的值，谢谢~
你是看的波形么？
最好把代码贴进来，光这么看，看不出问题的。。。。
没有看到你的程序，很难说是哪里出问题嘛，建议一起把程序贴上来一起学习、交流......呵呵
不明白你的问题，你说的满足一定条件时改变某一位的值，dff[0]是所有寄存器的第0位赋值为0，还是寄存器序号为0的寄存器赋值为0