我在写 SDRAM控制器的verilog是实现。请问下高手 这个程序要用什么编译器 继续

编译器
Altera公司的 Quartus
Xilinix ISE
Synplicity synplify
synopsys DC
cadence soc_encounter

ASIC 综合主要用DC
FPGA综合主要用 synplify Quartus ISE 这3个的任意一个

其实应该说是仿真器，仿真器你用modelsim就可以了。这个得自己写tesbench。
昨晚仿真确认无误后，用xilinx的ISE 或者EDK，其他公司的类似，综合、布局、布线后，就可以下载到板子进行调试了。
有不明白的在联系~~~

我觉得QUARTUS2和modelsim都可以做编译器。个人觉得QUARTUS2更好一点，因为QUARTUS2编译可以知道你的code是不是可综合的。如果你有板子的话，可能用这个板子公司的编译器更好。比如nios2 de2 板子，就比较推荐用QUARTUS2了。