请高手编下Verilog HDL程序

来源：百度知道 编辑：UC知道 时间：2024/06/20 18:52:36
设计并验证具有下表所示寄存顺序的“急拉”（jerky）式环形计数的Verilog模型。（优化原则：速度、面积权衡）
00000001
00000010
00000001
00000100
00000001
00001000
00000001
00010000
00000001
00100000
00000001
01000000
00000001
10000000
最好将代码编出来，我想调试一下

1. 可以使用状态机，然后对该状态机进行优化

2. 由奇数都是0000001 可以把其看成唯一的状态，其他的看成独立连续的状态

3. 由此得到一个环形的状态机

4. 按照该状态机进行编写代码

如果第4步不会，可以留言 

00000001

00000010

00000001

00000100

00000001

00001000

00000001

00010000

00000001

00100000

00000001

01000000

00000001

10000000 

module jerky_FSM (

   clk,

   rst_n,

   next_enable,

    state  

);

input clk;   //clock

input rst_n; //asy reset, low active

input next_enable; // enable signal, high active

output reg [7:0]state;

parameter IDLE   =  8'b0000_0001;

parameter FIRST  =  8'b0000_0010;

parameter SECOND = &nb