Verilog 延时

来源：百度知道 编辑：UC知道 时间：2024/05/18 10:32:29
要求：
由一个脉冲a，触发产生一个宽1000us的新脉冲a_out。
不要用# 来进行延时，即需要能够综合布线的程序。
怎么弄？（不要复杂，最好几行程序搞定）

用计数器分频不就行了

必须提供整个电路的主时钟，然后分频。

用高速时钟对输入脉冲进行检测，然后重新产生新脉冲。

原脉冲是多少频率你没说呀
我这有个分频程序,不知道是不是你要的
always@(posedge clk) begin //fenpin
if(count2==25000) begin //one of thousand secend 25000
count2<=0;
clk_out<=~clk_out;
end
else count2<=count2+1;
end