关于Verilog程序的问题

这里不可能做到，先调用第一个再调用第二个因为这不是软件而是硬件，也不应该叫调用应该叫实例化。你可以想象一个电路放在那，没有任何控制的话上电它肯定就开始工作，那么如你所说就是要2个电路工作用先后顺序，解决方法就是你给他们各加一个使能信号，再做一个控制模块来产生使能信号，从而控制2个模块的先后顺序。

你难道编的不是时序电路？

要用到第一个的结果那不是说第一个的输出就是第二个模块的输入吗？不理解你的意思

顶层模块肯定需要将两个模块全写入啊，
第一个模块的输出第二个模块要用，那肯定就是第二个模块的输入了呗，所以应该是可以写出来的

第二个要用到第一个，第一个的结果又不是第二个的输入？？？
如果要写成一个模块 可以用例化方式，将两个模块组成一个模块，用程序来连线，也可以用顶层模块使用电路图连接：第一个，第二个都独立生成一个可以电路图中调用的模块。