UC知道Modelsim中Testbench的初级问题
来源：百度知道 编辑：UC知道 时间：2024/06/08 16:50:14
请问Tsestbench中的测试程序怎么才能和被测试的程序关联上？
我知道要在Testbench中调用被测试的程序，但是Testbench和被测试的程序是两个文件，放在同一个工程中，请问是不是要在 testbench中申明一下被测试的程序？
我写的一段简单的Testbench，运行后发现没有列出输入输出，也就无法进行仿真不着到、该怎么修改。大家帮忙指点一下！多谢了！
`timescale 1ns/1ns
module test;
reg
tclk,
tsw1；
wire
tled_d5;
sw_led T1
( tclk,
tsw1,
//output
tled_d5
);
always
#5 tclk=~tclk;
initial
begin
#10 tsw1=0;
#20 tsw1=1;
#60 tsw1=0;
#70 tsw1=1;
end
endmodule
我知道要在Testbench中调用被测试的程序，但是Testbench和被测试的程序是两个文件，放在同一个工程中，请问是不是要在 testbench中申明一下被测试的程序？
我写的一段简单的Testbench，运行后发现没有列出输入输出，也就无法进行仿真不着到、该怎么修改。大家帮忙指点一下！多谢了！
`timescale 1ns/1ns
module test;
reg
tclk,
tsw1；
wire
tled_d5;
sw_led T1
( tclk,
tsw1,
//output
tled_d5
);
always
#5 tclk=~tclk;
initial
begin
#10 tsw1=0;
#20 tsw1=1;
#60 tsw1=0;
#70 tsw1=1;
end
endmodule
在Testbench里面要调用要测试的模块.这个和普通调用元件的语法是一样的,输出用wire 声明,比如你要测试的模块是sw_led S1(a,b),要想看到测试波形可以这样写,wire a=S1.a,wire b=S1.b,这样就可以了.