想从一段输入代码中检测出1000111，请求verilog语言状态机的设计

这个你自己仔细想像就好了

IDEL --（1）->state1--（0）-->state2
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------------（1）
我就画了个大概的，实在太难画了，首先在IDEL状态，如果检测到1，则进入状态1，此时，如果检测到0，符合，进入状态2，继续检测，如果当前是检测到1，则回到IDEL，以此类推。。。。。

有问题在联系我，谢谢

hehe,我给你写一个啊？让TNT帮着看看，我前两天刚学会写的状态机。虚心学习
module jc(d,rst,clk,z);
input d,rst,clk;
output z;
reg [2:0] state;
parameter
A=3'd1,
B=3'd2,
C=3'd3,
D=3'd4,
E=3'd5,
F=3'd6,
G=3'd7;
assign z=(state==G&&d==1)?1:0;
always@(posedge clk or negedge rst)
if(!rst)
begin
state==A;
end
else
casex(state)
A:if(d==1)
begin
state<=B;
end
B:if(d==0)
begin
state<=C;
end
else
begin
state<=A;
end
C:if(d==0)
begin