UC知道verilog中的条件运算符
来源：百度知道 编辑：UC知道 时间：2024/05/18 06:37:40
assign led_d5 = d1 ? 1'b1 : 1'b0;
这句是不是 当led_d5等于d1时，led_5赋值为1，
当led_d5不等于d1时，led_5赋值为0
这句是不是 当led_d5等于d1时，led_5赋值为1，
当led_d5不等于d1时，led_5赋值为0
不是。应该是当d1等于1即为真时led_5赋值为1，d1等于0即为假时led_5赋值为0
不。
该句话意思是：
如果d1值为真，即d1非零，则 led_d5取1'b1（一位二进制数1）值，若d1为零，则led_d5取1'b0（一位二进制数0）值
不是，应该是这样的a=(b)?1'b0:1'b0;
当b为真时a为1，b为假时a为0.