xilinx ipcore RAM

来源：百度知道 编辑：UC知道 时间：2024/06/22 09:20:13
我用xilinx ipcore 生成单端口块RAM 编写一个程序进行例化时出现错误 如下：
U : ram
port map (
addr => addr,
clk => clk,
din => din,
dout => dout,
we => we);
-- synthesis transl
END ram1; --58行
ERROR:HDLParsers:3524 - Line 58. Unexpected end of line.

还有就是用IPCORE做一个RAM存储器 因为这种方法的读写时钟共用一个输入端 怎么实现不同于写时钟频率的读时钟
哪位高手指点下 谢了!
我是要重复读RAM数据 FIFO不能实现吧？ 读时钟占空比是否可以不是50%

要想用不同速率读写,用FIFOip核,或者用双口RAM,dure ram ,ip核里面可以选择
我没见过你这种例化方式
正确的应该是这样:
(
.addr(addr),
.clk(clk),
.din(din),
.dout(dout),
.we(we));

你可以写一个异步的FIFO，但一般不推荐。或者你，RAM出数据频率和写频率相同，在接收的时候来个高低平的变换。