UC知道求VHDL源程序
来源：百度知道 编辑：UC知道 时间：2024/05/26 05:54:47
在下急需一个VHDL的程序设计实例，实验课用，简单一点的，但不要计数器，全加器，其他均可。程序最好有详细说明。通过quartus II编译成功的。急需，谢谢。
~~ 你该不会是北方工大的吧~....
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY comp4_v1 IS
PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
B:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
YA,YB,YC: OUT STD_LOGIC);
END comp4_v1;
ARCHITECTURE behave OF comp4_v1 IS
BEGIN
PROCESS (A,B)
BEGIN
IF (A > B) THEN
YA <='1';
YB <='0';
YC <='0';
ELSIF(A < B) THEN
YA <='0';
YB <='1';
YC <='0';
ELSE
YA <='0';
YB <='0';
YC <='1';
END IF;
END PROCESS;
END