懂PCB设计用过Altium Designer的进来，一个十分诡异的问题

来源：百度知道 编辑：UC知道 时间：2024/06/08 01:52:40
为简化说明，假设工程里一共是三个原理图文件，一个是总图，两个是子图A和B，也就是那种层次原理图， A中有一个引脚是是产生时钟的（网络标号是CLK），B中有一个引脚是接受时钟的（网络标号也是CLK，因为它们是连在一起的）， 同时这两个引脚也加了端口，端口也叫CLK，

总图中将两个子图变成两个方块图，A方块图有一个ENTRY叫CLK，B方块图也有一个ENTRY叫CLK，

但是编译出错，说“Duplicate Net Names”,为什么？ 同名怎么不行了？ 它们这两个引脚本身是连在一起的。
我放了端口

层次电路图靠图纸符号（Sheet Symbol）连接各张电路图，而信号的连接靠图纸入口（Sheet Entry）与端口（Port）。你在总图中画的子图A和B就是图纸符号（Sheet Symbol），你连接子图A和B的CLK的是图纸入口（Sheet Entry），这没错，错在你在A和B子图中，没有用端口（Port）与A、B图纸符号（Sheet Symbol）相连，而是用的Net（网络标号）。你在A、B子图中，删除掉CLK的网络标号，然后Place－Port，放置（Port）端口，命名为CLK，接到CLK网络上就行了。特殊的是VCC与GND网络，它们直接用网络标号就能连接，不需要通过图纸入口与端口来连接，其他的网络，就需要图纸入口与端口来连接，而不能通过网络标号来连接。注意Output和Input。。。。

楼上的回答是正确的，我简化下，你的A、B图没有放置port端口。