UC知道vhdl仿真不了
来源：百度知道 编辑：UC知道 时间：2024/05/25 04:03:31
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity shili2 is
port(clk : in std_logic;
div12 : out std_logic
);
end entity;
architecture one of shili2 is
signal cnt : std_logic_vector(2 downto 0);
signal clk_temp : std_logic;
constant m : integer :=5;
begin
process(clk)
begin
if clk'event and clk='1' then
if cnt=m then
clk_temp<=not clk_temp;
cnt<="000";
else
cnt<=cnt+1;
end if;
end if;
end process;
div12<=clk_temp;
end;
程序没有错误，可能是别的地方有毛病，请大家帮我找找啊
我的是8.1，程序可以用，创建VHDL文件，保存，最好存为shili2之后file->new project wizard第一行是保存目录，第二三行是工程名，最好还用shili2，然后next,下一页点add左边找出保存的vhdl文件然后add,之后next,然后选元件，之后next,下一页用默认的quartus2自带工具就直接next，然后finish,之后默认的窗口左边有compile design,展开之后下边第一项双击就能预编译，之后生成报告文件，之后添加管脚信息，选择最上一行的assignment->assignment editor打开的窗口第一行能选择管脚类型，鼠标在下边的表格中双击可以在下拉菜单中找到要选择地管脚，我在第一行长选择了all，双击第一列的表格插入程序中用到的管脚，关闭管脚选择的对话框并保存修改，之后重新编译通过后新建vector waveform file ,之后在最上方edit->end time在最上边time选项设定一个时间值，然后ok，新建的波形文件中左边区域单击右键选insert->insert node or bus,type可选input或其他，radix也可以改，之后选node finder然后选list,要用的管脚加到右边，中间的四个按钮选择添加或删除管脚，之后右上方ok,单击左边的管脚使之变为蓝色，然后点击左边小时钟的图标设置input管脚的信息，然后file->save,之后assignment->setting一般在simulation setting把simulation mode 改为functional就ok了，之后processing->generate function simulator net list,产生网表文件后processing->start simulator 波形应该可以自动显示出来
波形很完美，用你的原始程序。
求用Multisim10能仿真4060秒脉冲发生器电路图，试了很多都仿真不了 vhdl是什么 vhdl 重载 关于VHDL 安装仿真虚拟软驱后为什么进不了系统 谁能帮我看下这一段 分频器的vhdl 程序有哪里错误了?为什么通过不了检查 紧急求助VHDL程序 vhdl设计数字钟 VHDL是不是嵌入式语言 什么是VHDL呀！