用Verilog编程，在quartus中用激励块验证时怎么回事？怎么用啊？请高手指教！

//怎么用啊？我只会用矢量文件！
//主程序
module vend(newspaper,coin,clock,reset);
input [1:0] coin;
input clock;
input reset;
output newspaper;
wire newspaper;
wire [1:0]NEXT_STATE;
reg [1:0] PRES_STATE;

parameter s0=2'b00;
parameter s5=2'b01;
parameter s10=2'b10;
parameter s15=2'b11;

function [2:0] fsm;
input [1:0] fsm_coin;
input [1:0] fsm_PRES_STATE;
reg fsm_newspaper;
reg [1:0] fsm_NEXT_STATE;
begin
case(fsm_PRES_STATE)
s0:if(fsm_coin==2'b10)
begin
fsm_newspaper=1'b0;
fsm_NEXT_STATE=s10;
end
else if (fsm_coin==2'b01)
begin
fsm_newspaper=1'b0;
fsm_NEXT_STATE=s5;
end
else
begin
fsm_newspaper=1'b0;
fsm_NEXT_STATE=s0;
end
s5:
begin
if(fsm_coin==2'b10)
begin
fsm_newspaper=1'b0;
fsm_NEXT_STATE=s15;
end
else if(fsm_coin==

用智能ABC输入法在QQ聊天面板里打入"qua"时屏幕会闪动是什么原因 用Verilog HDL描述的8分频器 关于EDA设计,用Verilog HDL语言 在modelsim6.0上使用verilog实现gabor滤波器程序 怎么用maxplusII来编译仿真verilog-hdl 学《Verilog数字系统设计教程》用什么工具 verilog题目 verilog程序 关于verilog 有没有verilog hdl在FPGA方面的应用方面的论文