Altera的FPGA中，只有从专用时钟管脚(Dedicated clock)进去的信号，才能接片内锁相环(PLL)吗？

来源：百度知道编辑：UC知道时间：2024/06/10 00:29:56

希望大家能详细解释一下其中的理论依据，不要只回答“是”或者“否”，谢谢！

是的，由于时钟信号的特殊性，所以在FPGA板子上，只有一些专门为时钟输入而用的管脚，这样才能保证输入时钟的质量，然后时钟过来后，假设外源时钟是直接从晶体过来，那么PLL也是在设计时有可能需要的，所以从专用始终管脚到内部PLL，这就很自然的联系在一起了