请问verilog中的lcell怎么用

搜了半天，在altera官网里搜到了，百度啊。。。
lcell <instance_name> (.in(<input_wire>), .out(<output_wire>));

例如
lcell a (.in(b), .out(c));
a是模块名，b是输入，c是输出。c就是b延时后的输出。

还需要进行下面的设置，以免LCELL被编译器优化掉。
assignments->settings ->Analysis&Synthesis -> more settings
里面有很多选项，下面两个：
"Remove redundant logic cells" , 设置成 "off"
"Ignore LCELL buffers", 设置成"off"
这样就OK了。