Verilog 编程，FSM

来源：百度知道 编辑：UC知道 时间：2024/05/11 01:20:08
问题描述：
接受一串输入信号，识别两种顺序，（4个连续的1，或者4个连续的0）下图为例，w为输入，z为输出，当w=1或w=0在4个连续的clock时间段里，z=0,其他情况z=0.另加：当w=1为5个时间段时，z=1在同个时间段里。
注，不能用case，需要用到9个D触发器
谢高人

你可以用与非门和D触发器来做。
比如你可以写
assign b = (A|F|G|H|I)&~w
再把b通过D触发器在下一个时钟沿得到B。

最后
assign z = E|I；
你按照这个思路一定可以做出来的。