在verilog中，模块实例化能用在always吗？

不能，模块的实例化和其他语句是并行的，不能嵌套，只能并行存在
要几个实例化就并行写几次,起不同的名称

不能的，模块实例化只需要一次（一般来说），always意思是当条件发生总是执行的啊

在不同的地方使用同一个基本模块是很常见的事，
这样可以避免重复的代码，以加法器为例，
比如你的加法器是adder，你需要在不同的地方使用它，
那么可以这样实例化
adder adder_1(.clk(clk),.rst(rst),.in_a(a1),.in_b(b1),.sum_out(s1));
adder adder_2(.clk(clk),.rst(rst),.in_a(a2),.in_b(b2),.sum_out(s2));
adder adder_3(.clk(clk),.rst(rst),.in_a(a3),.in_b(b3),.sum_out(s3));
这样就得到了实例名为adder_1,adder_2,adder_3的3个加法器。