UC知道高手来看看这个verilog串并转换状态机程序的时序仿真
来源：百度知道 编辑：UC知道 时间：2024/05/28 14:16:19
有四位前导码，即前四位是连续1时从第五位开始串并转换，共转换3位
功能仿真可以通过，时序仿真无结果，请高手们看看啊
程序如下：
module serial_in(
input sys_clk,
input sys_rst,
input data_input_1,
output reg [2:0] xlat_address_port_1
);
reg [2:0] shift_register;
reg [2:0] count;
reg [4:0] current_state, next_state;
reg flag;
parameter [4:0] s0=5'b00001, s1=5'b00010, s2=5'b00100, s3=5'b01000,s4=5'b10000;
always @ (posedge sys_clk or negedge sys_rst)
begin
if(!sys_rst)
begin
current_state<=s0;
end
else
current_state<=next_state;
end
always @ (current_state or data_input_1 or flag)
begin
next_state=3'bxxx;
case(current_state)
功能仿真可以通过，时序仿真无结果，请高手们看看啊
程序如下：
module serial_in(
input sys_clk,
input sys_rst,
input data_input_1,
output reg [2:0] xlat_address_port_1
);
reg [2:0] shift_register;
reg [2:0] count;
reg [4:0] current_state, next_state;
reg flag;
parameter [4:0] s0=5'b00001, s1=5'b00010, s2=5'b00100, s3=5'b01000,s4=5'b10000;
always @ (posedge sys_clk or negedge sys_rst)
begin
if(!sys_rst)
begin
current_state<=s0;
end
else
current_state<=next_state;
end
always @ (current_state or data_input_1 or flag)
begin
next_state=3'bxxx;
case(current_state)
感觉没什么问题 我测试了下 输入串码1111 101
你可以用我的tb跑跑看
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module test_test();
reg sys_clk ;
reg sys_rst ;
reg data_input_1;
wire [2:0] xlat_address_port_1;
always #5 sys_clk = ~sys_clk;
initial begin
sys_clk = 1'b0;
sys_rst = 1'b0;
data_input_1 = 1'b0;
#10 sys_rst = 1'b1;
#5;
#10 data_input_1 = 1'b1;
#10 data_input_1 = 1'b1;
#10 data_input_1 = 1'b1;
#10 data_input_1 = 1'b1;
#10 data_input_1 = 1'b1;
#10 data_input_1 = 1'b0;
#10 data_input_1 = 1'b1;
#10 data_input_1 = 1'b0;
end
serial_in serial_in(
.sys_clk (sys_clk ),
.sys_rst (sys_rst ),
.data_input_1 (data_input_1 ),
.xlat_address_port_1 (xlat_address_port_1)
);
endmodule
这种情况一般都是状态机出问题了
data_input_1信号在在S3的情况下过早为0,会导致current_st