Verilog HDL中提示have a net type

来源：百度知道编辑：UC知道时间：2024/06/05 21:34:16

我知道需要定义成wire 类型，可是我下面需要其为reg型，而且有多个always都需要，只能用assign去定义，我该怎么解决？
我想用88点阵做个文字显示，用Verilog HDL硬件描述语言编，有谁能帮个忙么？

不懂你具体是什么情况

如果你需要一个wire型的还要用在always里面

你可以将你需要的信号定义成wire型再定义一个reg型的变量

最后用assign为你的信号赋值

变量不能同时定义成wire 和 reg型的
你可以把具体程序拿来，我帮你看看。

你既然是要用在时序电路中，为什么要定义成Wire型？直接用reg定义成寄存器类型就行了啊。

好像一个reg不能出现在Always块里面