UC知道这个VHDL语句谁能帮我 解释一下
来源：百度知道 编辑：UC知道 时间：2024/05/17 23:32:09
这个VHDL程序我看得不太懂 唉! 不是不太懂直接就是不懂
我刚开始学VHDL
谁能告诉我这个程序什么意思
希望是一句 一句的解释给我看 先谢谢了大哥or大姐
LIBRARY IEEE;
USE IEEE.std_longic_1164.ALL;
ENTITY full_programIS
PORT(a: IN std_logic;
b: IN std_logic;
y: OUT std_logic);
END full_program;
ARCHITECTURE or2_rtl OF full_program IS
BEGIN
y<=a AND b;
END or2_rtl;
ARCHITECTURE or2_rtl OF full_program IS
BEGIN
y<=a OR b;
END or2_rtl;
我刚开始学VHDL
谁能告诉我这个程序什么意思
希望是一句 一句的解释给我看 先谢谢了大哥or大姐
LIBRARY IEEE;
USE IEEE.std_longic_1164.ALL;
ENTITY full_programIS
PORT(a: IN std_logic;
b: IN std_logic;
y: OUT std_logic);
END full_program;
ARCHITECTURE or2_rtl OF full_program IS
BEGIN
y<=a AND b;
END or2_rtl;
ARCHITECTURE or2_rtl OF full_program IS
BEGIN
y<=a OR b;
END or2_rtl;
LIBRARY IEEE; --打开IEEE库
USE IEEE.std_longic_1164.ALL;--打开IEEE库里1164所有的包
ENTITY full_programIS --定义实体名
PORT(a: IN std_logic; --1位宽输入端子
b: IN std_logic; --一位宽输入端子
y: OUT std_logic); --1位宽输出
END full_program; --结束实体定义,主要说明模块的信号
ARCHITECTURE or2_rtl OF full_program IS --定义结构体
BEGIN --开始
y<=a AND b; --Y是A和B的与的结果
END or2_rtl; --结束
ARCHITECTURE or2_rtl OF full_program IS
BEGIN
y<=a OR b; --Y是A和B的或的结果.
END or2_rtl;
上面定义的一个FULL_PROGRAM模块,
如果跟第二段在一起,是实现一个与门
跟第三段在一起,是实现一个或门,