UC知道设计一个可控的100进制可逆计数器
来源：百度知道 编辑：UC知道 时间：2024/05/25 13:17:01
（2）计数器的功能是从0到99计数，以十进制形式显示
（3）有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用下，计数器具有复位、增或减计数、暂停功能。
用Verilog编程的代码
always @(posedge clk or posedge plus or posedge minus or posedge pause)
晕..楼上的瞎写..
楼主可参看我的空间,里面对关于一些HDL方面的知识点的列举.谢谢
module cnt100
(
clk ,
clr ,
plus ,
minus ,
high_b , //10位数
low_b //个位数
);
input clk ;
input clr ;
input plus ;
input minus ;
output [3:0] high_b ;//10位数
output [3:0] low_b ;//个位数
reg [3:0] high_b ;//10位数
reg [3:0] low_b ;//个位数
always (posedge clk)
begin
if (clr)
low_b <= 4'b0 ;//同步清零
else if (plus) //加
begin
if (low_b == 4'b1001)
low_b <= 4'b0 ;
else
low_b <= low_b + 1;