UC知道MAXPLUS时钟
来源：百度知道 编辑：UC知道 时间：2024/05/09 04:54:03
Design Doctor Waring：Flipflop or synchronous memory `:202`receives date that is synchronized by another Clock at flipflop or mermory `|74373:1|:19`
我用的时74373画了个电路图，实现的功能是一段输入一组数据另一端输出这组数据，但是输出总是有很多毛刺，我在网站上看到用D触发器可以消除毛刺，但是我将它接到输出端时总会出现下面的错误：
Design Doctor Waring：Flipflop or synchronous memory `:202`receives date that is synchronized by another Clock at flipflop or mermory `|74373:1|:19`
其中·：202·就是D触发器，不知道这是什么原因
还有触发器的CLK怎么设置，要多少合适
加了D触发器后虽然有警告但是仿真好像是正确的，不知道74373后面能不能接D触发器，能接的话其时钟怎么接
74373也要时钟驱动吗？
我用的时74373画了个电路图，实现的功能是一段输入一组数据另一端输出这组数据，但是输出总是有很多毛刺，我在网站上看到用D触发器可以消除毛刺，但是我将它接到输出端时总会出现下面的错误：
Design Doctor Waring：Flipflop or synchronous memory `:202`receives date that is synchronized by another Clock at flipflop or mermory `|74373:1|:19`
其中·：202·就是D触发器，不知道这是什么原因
还有触发器的CLK怎么设置，要多少合适
加了D触发器后虽然有警告但是仿真好像是正确的，不知道74373后面能不能接D触发器，能接的话其时钟怎么接
74373也要时钟驱动吗？
是说你的寄存器跨了两个时钟域，这个要看你两个时钟的频率和相位关系，有出问题的可能。
用同一个时钟驱动试试，仿真时时钟设置为几十兆比较合适，这样仿真时间不需太长