vhdl语言和汇编语言

楼主没有弄明白概念，汇编虽然低级，但它仍然是软件，运行在某一硬件上而不会对硬件有任何影响。但VHDL是硬件描述语言，它写出来的代码是描述一个硬件是什么样子的，由什么门电路组成，最后代码综合出来的电路可以在FPGA中仿真或者真正制作成一个芯片出来。

打个小比方：楼主先用VHDL语言设计了一个CPU出来，当然这个CPU的架构、指令集什么的也都在这个时候确定了，然后楼主把你的设计拿到芯片制造厂做成了真正的CPU。这个CPU到手以后，楼主就可以写汇编程序在它上面运行了。

PS：VHDL语言与高级语言如C倒有几分相似，但与汇编相差甚远。

VHDL（Very-High-Speed Integrated Circuit Hardware Description Language）即超高速积成电路硬件描述语言，在基于CPLD/FPGA和ASIC的数位系统设计中有着广泛的应用。它不是编程语言，而是描述语言。

汇编语言是编程语言。是低级(接近CPU的语言叫低级，不是指难度）编程语言。

如果搞积成电路要学VHDL。