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来源：百度知道 编辑：UC知道 时间：2024/05/22 13:10:50
Frequency synthesis is often used in digital designs, and three major methods are used: dividers, direct digital frequency synthesis (DDFS), and fractional-N synthesis.Sometimes these techniques are combined with traditional analog phase locked loops or other analog elements to remove synthesis by-products such as unwanted side-bands or jitter.

Dividers
Taking an input clock frequency F, and dividing by any modulo of 2, such as 2, 4, 8, and so on, is a common technique. The one problem is that you must choose F in advance such that all of the other frequencies are sub multiples using the modulo 2 factors. There are circuits that rely on asynchronous delays to provide divide by 3, 5, and so on, but their outputs are not square, so they create a large harmonic content. These techniques are found most commonly in digital circuit design today. I will not elaborate further on these, because the following two techniques are more useful.

Direct Digital Frequency S

频率综合经常被使用在数字式设计, 并且三个主要方法被使用: 分切器, 直接数字式频率综合(DDFS), 并且分数N 综合。有时这些技术与传统模式阶段被锁的圈或其它模式元素被结合去除综合副产物譬如不需要的边带或焦虑。
分切器
采取输入钟频F, 并且划分由任何模数2, 譬如2, 4, 8, 等等, 是一个共同的技术。 这一个问题是, 您必须事先选择F 这样所有其它频率是次级倍数使用模数2 个因素。 有依靠异步延迟提供划分由3, 的电路 5, 等等, 但他们的产品不是方形的, 如此他们创造一个大泛音内容。 这些技术最共同地被发现在数字电路设计今天。 我不会详尽阐述进一步在这些, 因为以下二个技术是更加有用的。
直接数字式频率综合
通常不被考虑的一个技术, 由于它的复杂, 是直接数字式频率合成器(DDFS) 。这里, 恒定的N 被安置在加法器的一个口岸, 并且加法器的另一口岸反馈从输入被连接到加法器的产品的D 类型门闩。 在门闩的每个时钟, 一个增加阶段增加来早先结果。门闩意志转折的最重大的位以频率由等式确定:
有趣的事的当中一个立即被注意是, 任一个任意频率也许引起对内2-K 的决议。 例如, 与一台48 位累加器和门闩, 决议是3.5*10-15, 或一千次改善铯时钟的准确性或决议。
如此, 您何处得到48 位门闩和累加器? 在FPGA 有通常大量室为不仅一个, 但或许三个或四个DDFS 作用。 不是所有必须是48 位, 他们需要将足够长期综合渴望的频率。 实际上, Xilinx 基础系列和联盟系列工具提供将创造一台加法器的LogiBLOX 特点累加器, 任何长度, 以唯一几个击键。
有这个技术的二个局限: 产品频率必须是少于1/2 钟频, 并且产品频率紧张将在钟频以前的期间。取消焦虑, 您能送产品通过带通行证过滤器, 或锁一个分开的阶段被锁的圈, 或完成综合由采取门闩的12 或14 最重大的位, 并且使用他们演讲正弦波查寻表ROM 。 ROM 的产品然后去a
数字式对类似物(D/A) 交换器, 谁的模拟输出是然后一个正弦波以较少焦虑。 时钟焦虑更将是存在然而, 并且可以仍然要求过滤

频率综合经常被使用在数字式设计, 并且三个主要方法被使用: 分切器、直接数