UC知道四2输入与非门的未使用引脚可以悬空吗？高分悬赏，在线等，急！！！
来源：百度知道 编辑：UC知道 时间：2024/06/02 07:04:19
四2输入与非门的型号是CC4011，其引脚功能表请看下图，其内部有4个与非门。
我在电路中只使用了其中3个，也就是1、2、4路，第三路（8、9、10引脚）没有用。大家都在说CMOS电路的不用引脚不能悬空，尤其与非门这类逻辑电路的输入引脚一定不能悬空，容易引起误动作等等，但是电路CC4011的输入是4个与非门，相互应该是独立的，我将不用的第三路3个引脚（8、9输入，10输出）都悬空可以吗？如果不可以这样做会有什么隐患？如果可以悬空，又有什么说法吗？
另外在CC4011正常加电时，悬空的8、9两个引脚会是什么电平？
高分悬赏，在线等，希望高手、专家能给予解答，谢谢
我在电路中只使用了其中3个，也就是1、2、4路，第三路（8、9、10引脚）没有用。大家都在说CMOS电路的不用引脚不能悬空，尤其与非门这类逻辑电路的输入引脚一定不能悬空，容易引起误动作等等，但是电路CC4011的输入是4个与非门，相互应该是独立的，我将不用的第三路3个引脚（8、9输入，10输出）都悬空可以吗？如果不可以这样做会有什么隐患？如果可以悬空，又有什么说法吗？
另外在CC4011正常加电时，悬空的8、9两个引脚会是什么电平？
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从本人的实践来看，接触过多种电器的线路板，上面的输入引脚都是不悬空的，输出引脚则无所谓。据说，输入引脚悬空，即使输入的电压很弱，也可能击穿门电路，所以还是建议你将不用的输入脚全部接地为好。
不接并不一定就会损坏，但一旦损坏，则会很麻烦的。
1- 输入绝对不要悬空，可以同时接GND或VCC。原因：悬空会导致静电击穿现象，不是可能，而是早晚会，CMOS的输入端输入阻抗很高，极易积累电荷，当积累量达到一定程度时会击穿栅极。静电的来源很广。我开始设计时不注意，老是出现莫名其妙的坏片子，建议一定做处理。
2- 悬空端电平实际不定，如果用表或示波器测量应为低电平，因为测试设备相当于外接了对地负载。
告诉你个简单的，与非门悬空就是输入高电平(你可以看看与非门内部电路原理，很简单哦），接地就是输入低电平。记住与非门接地（负极）才是低电平，悬空时高电平。
不仅仅是与非门电路，所有的CMOS数字集成电路的输入端，因为输入端的内阻很高，为了避免静电的干扰和输入端被静电击穿，都要以不改变原电路的逻辑关系为原则，分别接地或者接电源Vcc。
如果有悬空的输入端，则因为感应电的缘故，将呈高电平状态。
悬空的害处：
1.易被静电击穿损坏;
2.功耗增加。
输入端不能悬空,不然以后有的麻烦.......