FIFO的实现

来源：百度知道 编辑：UC知道 时间：2024/06/18 05:59:38
谁能给我讲一下FIFO在数据接口中的作用和结构，用vhdl实现的原理，最好讲的通俗易懂一点，请各位大虾帮忙啊。如果对我有帮助，我会加分啊
我从CPLD接收串行数据变为并行数据 然后通过FIFO到DSP 我想知道并行数据经过FIFO到DSP的具体过程

FIFO是用于缓冲的。。。。。。。。。。。。。Quartus自带FIFO模块

一般FIFO用的的时候 如果是双向的 会有两个clk
一个控制写比如50Mhz
一个控制读比如25MHZ

这样的话就形成了一次缓冲 从50mhz到25mhz 速度降下来了

至于你那个东西 DSP接口的速度和CPLD发过来的数据的速度不一样 当然要匹配速度啦 fifo就是这个用的

至于clk的频率 你要根据芯片手册上的读写频率分频下下或者pll 下

不知道你理解了没

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作用 就是平衡时钟，变幻数据位等。根据两面接口不同设计也不同。就是锁存器。

我只用过没做过，呵呵。做这个要对接口输出的信号非产了解，如果有时钟信号，可以用时钟计数，在你串口数据接收满了的时候通过并口输出，串并转换结构可以到数电里查，如果串行信号没有始终，你需要想办法判断FIFO满，然后触发输出。怎么判断FIFO满？不知道你前面的输出有什么信号可以利用。