verilog中可综合与不可综合有什么区别

可综合指那些可以综合成FPGA（ASIC）中某种结构的语言要素。而不可综合则主要用于设计的验证、仿真。比如流行的quartusII软件只支持可综合的verilog语言，因为它编译分配时使用已有的逻辑器件，如cyclone等等。