在Verilog 里面能不能定义integer 类型，如果能那么这样定义后可不可综合？

interger 很显然是可以定义的。verilog就有这种数据类型。
但这种数据类型属于不可综合范畴的。你在做测试激励，也就是写TB的时候可以用上，很方便。
如果你要实现一个可综合风格的interger，还是用一个reg就可以了，注意位宽就哦了。
谢谢

可以定义，但是不能综合。

interger类型是为了Testbench所采用的
综合工具不能综合带有integer类型的HDL代码