请解释下Verilog HDL程序

下面是我的程序，不过有些我解释不出来，请高手帮忙解释下，尽量每条都说下，拜谢了！！！！！！！！！！！！！！
/* 信号定义与说明：
CLK:为同步时钟；
EN:使能信号,为1的话，则控制器开始工作；
LAMPA:控制A方向四盏灯的亮灭;其中，LAMPA0~LAMPA3，分别控制A方向的左拐灯、绿灯、黄灯和红灯；
LAMPB:控制B 方向四盏灯的亮灭;其中，LAMPB0 ~ LAMPB3，分别控制B方向的
左拐灯、绿灯、黄灯和红灯；
ACOUNT： 用于A方向灯的时间显示,8位,可驱动两个数码管；
BCOUNT： 用于B方向灯的时间显示,8位,可驱动两个数码管。
module traffic(CLK,EN,LAMPA,LAMPB,ACOUNT,BCOUNT);
output[7:0] ACOUNT,BCOUNT;
output[3:0] LAMPA,LAMPB;
input CLK,EN;
reg[7:0] numa,numb;
reg tempa,tempb;
reg[2:0] counta,countb;
reg[7:0] ared,ayellow,agreen,aleft,bred,byellow,bgreen,bleft;
reg[3:0] LAMPA,LAMPB;
always @(EN)
if(!EN)
begin //设置各种灯的计数器的预置数
ared <=8'd55; //55 秒
ayellow <=8'd5; //5 秒
agreen <=8'd40; //40 秒
aleft <=8'd15; //15 秒
bred <=8'd65; //65 秒
byellow <=8'd5; //5 秒
bleft <=8'd15; //15 秒
bgreen <=8'd30; //30 秒
end
assign ACOUNT=numa;

Verilog HDL 和 VHDL verilog hdl仿真 有谁会VERILOG HDL语言？ 用Verilog HDL描述的8分频器 关于EDA设计,用Verilog HDL语言 如何用Verilog HDL语言实现Viterbi算法？ 怎么用maxplusII来编译仿真verilog-hdl Verilog HDL中怎么让块语句顺序执行？ 哪位前辈给我推荐一本verilog hdl方面比较权威的书 求Verilog HDL和FPGA资料免费下载的网址，高手帮忙！