UC知道关于VHDL乘法器的问题
来源：百度知道 编辑：UC知道 时间：2024/06/17 08:21:28
我毕业设计做的乘法器是采用移位—加法的方式设计的。但是程序编译时出问题，但是始终修改不出来正确的结果，请高手帮忙修改一下。高分悬赏。
程序链接：http://hi.baidu.com/fish_sky_tears/blog/item/0a9966fb8256e51e6c22ebce.html
在shiftlne 、shiftrne、downcnt、mux2tol 、regne仿真正确的情况下，乘法器编译始终出错。
Error (10481): VHDL Use Clause error at multiplier.vhd(5): design library "work" does not contain primary unit "components".
Error (10800): VHDL error at multiplier.vhd(5): selected name in use clause is not an expanded name.
程序链接：http://hi.baidu.com/fish_sky_tears/blog/item/0a9966fb8256e51e6c22ebce.html
在shiftlne 、shiftrne、downcnt、mux2tol 、regne仿真正确的情况下，乘法器编译始终出错。
Error (10481): VHDL Use Clause error at multiplier.vhd(5): design library "work" does not contain primary unit "components".
Error (10800): VHDL error at multiplier.vhd(5): selected name in use clause is not an expanded name.
use work.components.ALL;
貌似是上面这东西的问题
存的时候，文件名要和你的程序实体定义的文件名一致，是不是那个你错了
建议你重买一个
程序链接连不上，我觉得是不是例化的上有问题