帮忙翻译vhdl程序，关于信号发生器的（4）

来源：百度知道 编辑：UC知道 时间：2024/05/29 12:32:59
文件名是data_rom3.vhd
LIBRARY ieee;
USE ieee.std_logic_1164.all;

LIBRARY altera_mf;
USE altera_mf.altera_mf_components.all;

ENTITY data_rom3 IS
PORT
(
address : IN STD_LOGIC_VECTOR (5 DOWNTO 0);
inclock : IN STD_LOGIC ;
q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0)
);
END data_rom3;

ARCHITECTURE SYN OF data_rom3 IS

SIGNAL sub_wire0 : STD_LOGIC_VECTOR (7 DOWNTO 0);

COMPONENT altsyncram
GENERIC (
intended_device_family : STRING;
width_a : NATURAL;
widthad_a : NATURAL;
numwords_a : NATURAL;
operation_mode : STRING;
outdata_reg_a : STRING;
address_aclr_a : STRING;
outdata_aclr_a : STRING;
width_byteena_a : NATURAL;
init_file : STRING;
lpm_hint : STRING;
lpm_type : STRING
);
PORT (
clock0 : IN STD_LOGIC ;
address_a : IN STD_LOGIC_VECTOR (5 DOWNTO 0);

data_rom3.vhd
图书馆的IEEE ;
使用ieee.std_logic_1164.all ;

图书馆altera_mf ;
使用altera_mf.altera_mf_components.all ;

实体data_rom3是
港口
（
地址： STD_LOGIC_VECTOR （ 5 DOWNTO 0 ） ;
inclock ：在STD_LOGIC ;
问：输出STD_LOGIC_VECTOR （ 7 DOWNTO 0 ）
） ;
完data_rom3 ;

建筑是同步的data_rom3

信号sub_wire0 ： STD_LOGIC_VECTOR （ 7 DOWNTO 0 ） ;

分量altsyncram
通用（
intended_device_family ：字符串;
width_a ：天然;
widthad_a ：天然;
numwords_a ：天然;
operation_mode ：字符串;
outdata_reg_a ：字符串;
address_aclr_a ：字符串;
outdata_aclr_a ：字符串;
width_byteena_a ：天然;
init_file ：字符串;
lpm_hint ：字符串;
lpm_type ：字符串
） ;
端口（
clock0 ：在STD_LOGIC ;
address_a ：在STD_LOGIC_VECTOR （ 5 DOWNTO 0 ） ;
q_a ：在STD_LOGIC_VECTOR （ 7 DOWNTO 0 ）
） ;
完的组成部分;

动工
q “ = sub_wire0 （ 7 DOWNTO 0 ） ;

altsyncram_component ： al