帮忙修改VHDL 语言程序

程序如下：目的实现模24和模12的切换
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_signed.all;
entity h_smod is
port (clk,rst,set: in std_logic;
cq : out std_logic_vector (7 downto 0);
cout: out std_logic);
end h_smod;
architecture behav of h_smod is
variable cq1 : std_logic_vector(7 downto 0);
variable c1:std_logic;
variable cq2 : std_logic_vector(7 downto 0);
variable c2:std_logic;
begin
p1:process (clk, rst)
begin
if rst ='1' then cq1:=(others=>'0');
elsif clk'event and clk='1'then
if cq1<24 then cq1:=cq1+1;
else cq1:= (others=>'0');
end if;
end if;
if cq1=24 then c1:='1';
else c1:='0';
end if;
end process p1;
p2:process (clk, rst)
begin
if rst ='1' then cq2:=(others=>'0');

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