请问如下verilog赋值语句的先后关系

always @(posedge clk or negedge rst_n)
if (!rst_n)
low_sw <= 1'b1
else if (cnt == 20'hfffff)
low_sw <= sw1

reg low_sw_r;
always @ ( posedge clk or negedge rst_n )
if (!rst_n)
low_sw_r <= 1'b1;
else
low_sw_r <= low_sw;

请问 low_sw跟low_sw_r之间的赋值的先后关系。
在同一个clk到来之后，这两个赋值语句哪个先执行？
我觉得应该是同时执行，但是执行的时候 low_sw的值就会变成sw的值，
这一个clk结束后，low_sw_r的值到底是前一个low_sw的值 还是这一个low_sw的值？

赋值语句 verilog出现如下的问题如何解决 什么是赋值语句? if (赋值语句) select 语句赋值 赋值语句与赋值表达式的区别 高手指点，若变量a,i已正确定义，且已正确赋值，合法的语句是；如下！恳请解释一下 VB中的赋值语句是什么意思? 赋值语句和逻辑语句的区别 Verilog HDL中怎么让块语句顺序执行？