UC知道vhdl仿真出现的问题
来源：百度知道 编辑：UC知道 时间：2024/05/09 05:52:44
我在用quartus软件对触发器进行时序仿真时出了问题，出现下面的字
Can't continue timing simulation because delay annotation information for design is missing
触发器的程序如下：
library ieee;
use ieee.std_logic_1164.all;
entity chufa is
port(input1 : in std_logic;
clk : in std_logic;
output1 : out std_logic
);
end entity;
architecture chufa of chufa is
begin
process(input1,clk)
begin
if ((clk'event) and (clk='1')) then
output1<=input1;
end if;
end process;
end architecture;
哪里出问题了？都仿真到99%了，差在哪里了啊？
Can't continue timing simulation because delay annotation information for design is missing
触发器的程序如下：
library ieee;
use ieee.std_logic_1164.all;
entity chufa is
port(input1 : in std_logic;
clk : in std_logic;
output1 : out std_logic
);
end entity;
architecture chufa of chufa is
begin
process(input1,clk)
begin
if ((clk'event) and (clk='1')) then
output1<=input1;
end if;
end process;
end architecture;
哪里出问题了？都仿真到99%了，差在哪里了啊？
原因：如果只需要进行功能仿真，不全编译也是可以进行下去的，但时序仿真就必须进行全编译（即工具栏上的紫色实心三角符号那项）。全仿真包括四个模块：综合器（Synthesis）、电路装配器（Fitter）、组装器（Assember）和时序分析器（Timing Analyzer），任务窗格中会有成功标志（对号）。
不能再继续下去，因为拖延时间仿真设计诠释资料遗失
Can't continue timing simulation because delay annotation information for design is missing
我把你的程序仿真了一下，结果正确呀。你出错，有可能是时钟信号的周期大于结束时间。我的设置如下：end time 1.0us;clk 100ns ,input1 高低电平随意设置；grid size :100ns。仿真结果如下：